`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2021/07/05 18:24:59
// Design Name: 
// Module Name: ram
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module ram(adr, we, clk, din, dout);
    parameter m = 32;
    parameter n = 8;
    
    input [n-1:0] adr;
    input [m-1:0] din;
    input we, clk;
    output [m-1:0] dout; 
    
    reg [m-1:0] data [0:(2**n) - 1];
    
    initial $readmemh("mem_store.mem", data, 0);
    
    always @(posedge clk)
    begin
        if(we)
            data[adr] <= din;
    end
    
    assign dout = data[adr];
endmodule
